摘要

近年來，將片上系統(tǒng)（SoC）拆分為多個(gè)更小的Chiplet并嵌入單個(gè)封裝中，因在數(shù)字電路中得到更廣泛應(yīng)用而備受關(guān)注。盡管這種方式具備降低干擾、抵御環(huán)境影響以及突破 “互連鴻溝” 等優(yōu)勢(shì)，但其在集成模擬電路中的應(yīng)用進(jìn)度卻無法與數(shù)字設(shè)計(jì)相媲美。造成這一現(xiàn)象的原因可能是行業(yè)過度依賴單芯片封裝 —— 這類封裝優(yōu)先考慮高頻性能，而非集成密度。為此，本文展示了首個(gè)基于嵌入式晶圓級(jí)球柵陣列（eWLB）封裝的模塊化系統(tǒng)方案，該方案在集成密度和性能兩方面均未做出妥協(xié)。僅受最大封裝尺寸限制，通道數(shù)量可根據(jù)具體應(yīng)用需求調(diào)整，這使得該系統(tǒng)既能針對(duì)低成本、低功耗應(yīng)用場(chǎng)景進(jìn)行小型化設(shè)計(jì)，也能支持大規(guī)模多輸入多輸出（MIMO）技術(shù)。作為示例，本研究制造了一款 4×4 雷達(dá)系統(tǒng)級(jí)封裝（SiP），其尺寸僅為 7.8 毫米 ×8.8 毫米，內(nèi)含五顆采用 130 納米 B11HFC 硅鍺（SiGe）工藝的Chiplet。該封裝包含一個(gè)中央壓控振蕩器（VCO），為四個(gè)設(shè)計(jì)相同的收發(fā)器供電，這些收發(fā)器可通過封裝布局配置為接收器或收發(fā)器。這種配置完全基于封裝實(shí)現(xiàn)，使得芯片設(shè)計(jì)可重復(fù)利用，大幅縮短了研發(fā)周期。此外，還可根據(jù)現(xiàn)有制造條件和經(jīng)濟(jì)考量，對(duì)Chiplet進(jìn)行同質(zhì)或異質(zhì)替換。該雷達(dá)系統(tǒng)配備 15.6 dBi 梳狀線天線，經(jīng)驗(yàn)證，在 76–77 GHz 頻段內(nèi)，可實(shí)現(xiàn)最遠(yuǎn) 36 米的測(cè)距范圍和 ±30° 的方位角目標(biāo)檢測(cè)。與單芯片解決方案不同，這種新穎的Chiplet方案將溫度熱點(diǎn)分散為多個(gè)更小的局部高溫區(qū)域。盡管這有助于散熱，但也帶來了額外的熱機(jī)械和電磁方面的挑戰(zhàn)。因此，本文通過詳細(xì)研究焊球布局和封裝與印刷電路板（PCB）的接口，解決了性能與可靠性之間的平衡問題。

1. 引言

數(shù)字工藝節(jié)點(diǎn)縮放陷入停滯，推動(dòng)行業(yè)范式從單芯片解決方案轉(zhuǎn)向多Chiplet封裝。學(xué)術(shù)界（如美國國防高級(jí)研究計(jì)劃局，DARPA）和工業(yè)界（如 AMD 的 Zen 處理器、英特爾的 Stratix-10 現(xiàn)場(chǎng)可編程門陣列）均積極研發(fā)系統(tǒng)級(jí)封裝（SiP），借助英特爾的嵌入式多芯片互連橋接（EMIB）、臺(tái)積電的集成扇出（InFO）、安靠的動(dòng)態(tài)對(duì)稱多球柵陣列（DSMBGA）以及英飛凌的 eWLB 等技術(shù)，整合已知合格芯片（KGD）和異質(zhì)Chiplet。這些方案可根據(jù)應(yīng)用場(chǎng)景選用不同技術(shù)或工藝節(jié)點(diǎn)來優(yōu)化 SiP，或擺脫對(duì)單一供應(yīng)商的依賴，從而豐富產(chǎn)品線。該方法不僅能通過復(fù)用成熟芯片降低成本，還能減小芯片尺寸，提升良率、可靠性和互連密度。

將這一理念拓展至混合信號(hào)領(lǐng)域，2.5D/3D SiP 可同時(shí)實(shí)現(xiàn)數(shù)字和模擬功能，且不犧牲隔離度、密度或性能。對(duì)多條重分布層（RDL）的精準(zhǔn)控制，加之 RDL 包覆介質(zhì)的高品質(zhì)因數(shù)（Q 值），還能實(shí)現(xiàn)天線封裝一體化（AiP）、線圈、耦合器或微機(jī)電系統(tǒng)（MEMS）等無源器件的集成。將這些元件（包括芯片和互連結(jié)構(gòu)）嵌入封裝，可使其免受環(huán)境損害，并提高Chiplet密度。與此同時(shí)，所采用的焊點(diǎn)簡(jiǎn)化了封裝廠外的組裝流程，且相比易脆的鍵合線連接，可靠性更高。這一點(diǎn)對(duì)高頻接口尤為重要 —— 高頻接口的性能與反射和互連可預(yù)測(cè)性密切相關(guān)。鍵合線的長度不確定性會(huì)導(dǎo)致電感值難以確定，且需采用芯片腔體等昂貴制造工藝來縮短連接長度。而英飛凌的嵌入式晶圓級(jí)封裝（eWLB）等高頻封裝技術(shù)，即便在 76–81 GHz 的車載頻段下，也能克服上述問題，不過是以犧牲部分集成密度為代價(jià)換取更高性能。eWLB 技術(shù)自 2006 年開始發(fā)展，2008 年首次出現(xiàn)采用該封裝的電路；2012 年，相關(guān)研究分別展示了首款基于 eWLB 的車載發(fā)射機(jī)、接收機(jī)和收發(fā)機(jī)芯片 - 封裝協(xié)同設(shè)計(jì)方案。后續(xù)研究主要聚焦于提升工作頻率、改善 AiP 性能以及研究封裝可靠性。然而，與數(shù)字領(lǐng)域類似的多Chiplet方案卻大多被忽視，Chiplet設(shè)計(jì)復(fù)用、輸入 / 輸出端口（如電源 / 地）共享、利用高 Q 值封裝實(shí)現(xiàn)低損耗Chiplet接口，以及相比多芯片系統(tǒng)降低成本和尺寸等優(yōu)勢(shì)均未得到挖掘。本研究旨在彌補(bǔ)這一不足，提出一種可擴(kuò)展的 4×4 雷達(dá)系統(tǒng)，其通道數(shù)量?jī)H受封裝技術(shù)最大尺寸限制。

本文第二節(jié)將介紹 SiP 中壓控振蕩器（VCO）和雙饋電收發(fā)器（TRx）的Chiplet設(shè)計(jì)；第三節(jié)詳細(xì)闡述封裝的構(gòu)成，并從信號(hào)分布和互連角度分析電磁與熱機(jī)械考量因素；第四至五節(jié)介紹雷達(dá)系統(tǒng)前端和后端的設(shè)計(jì)；第六節(jié)給出實(shí)測(cè)性能；最后，第八節(jié)對(duì)全文進(jìn)行總結(jié)。

2. 雷達(dá)單片微波集成電路（MMIC）

為最大化可擴(kuò)展性并實(shí)現(xiàn)高頻、低復(fù)雜度的封裝設(shè)計(jì)，本研究選用僅包含單個(gè) VCO 和一款 TRx 設(shè)計(jì)的芯片組。這些Chiplet功能獨(dú)立，可單獨(dú)測(cè)試，且能復(fù)用成熟的芯片設(shè)計(jì)（如本研究中參考的 [19]），這使得芯片與封裝的設(shè)計(jì)可在很大程度上獨(dú)立進(jìn)行，簡(jiǎn)化了系統(tǒng)研發(fā)流程。不過，仍需進(jìn)行少量兼容性調(diào)整，例如增加對(duì)準(zhǔn)標(biāo)記、增大焊盤尺寸（確保重分布層過孔可靠放置）以及設(shè)置芯片熱接觸點(diǎn)（在封裝中通過焊球連接）。此外，本研究在 TRx Chiplet內(nèi)部設(shè)計(jì)了一種新型本地振蕩器（LO）饋電網(wǎng)絡(luò)，通過從芯片不同邊緣饋電，可基于封裝布線對(duì) TRx 進(jìn)行重構(gòu)。所有Chiplet均采用英飛凌 130 納米 B11HFC 工藝制造，其特征頻率fT=250 GHz，最大振蕩頻率fmax=370 GHz，可直接兼容 eWLB 封裝，且工藝成熟度高。

2.1 壓控振蕩器（VCO）

圖 1 所示的 VCO Chiplet可在 1–8 V 調(diào)諧電壓VT下產(chǎn)生 30–42 GHz 的本振（LO）信號(hào)，該頻率與 VCO 諧振腔的 Q 值密切相關(guān)。變?nèi)荻O管本身具有高 Q 值，但其位于芯片堆疊結(jié)構(gòu)中，導(dǎo)致外露電感極易受外部因素影響。封裝介質(zhì)覆蓋整個(gè)芯片表面，會(huì)改變有效介電常數(shù)，便是影響因素之一。如圖 1 所示，介電常數(shù)的變化會(huì)導(dǎo)致約 0.7 GHz 的頻率偏移。這些測(cè)量在 VCO 的分頻輸出端（圖 1 中標(biāo)注為 “/8”）進(jìn)行，該端口為鎖相環(huán)（PLL）提供頻率參考信號(hào)。

圖1、930×930μm2壓控振蕩器（VCO）MMIC的封裝和非封裝調(diào)諧曲線和顯微照片

為同時(shí)給多個(gè) TRx 饋電，VCO 輸出被分成兩條對(duì)稱路徑，每條路徑末端均設(shè)有緩沖級(jí)，可在 38 GHz 時(shí)將輸出功率提升至 3.4 dBm，并為 TRx 提供固定阻抗。此外，還采用變壓器巴倫以確保負(fù)載無關(guān)運(yùn)行，并實(shí)現(xiàn)差分信號(hào)至單端信號(hào)的轉(zhuǎn)換，這一點(diǎn)將在第三節(jié)進(jìn)一步說明。由于缺乏分接電路，無法確定封裝對(duì)輸出功率以及 38 GHz 下?102 dBc/Hz 相位噪聲的影響，但介質(zhì)材料的低損耗角正切值不太可能導(dǎo)致輸出功率大幅偏離。即便存在幾 dB 的功率損耗，根據(jù)本振分配網(wǎng)絡(luò)的仿真結(jié)果，仍有足夠余量驅(qū)動(dòng)多個(gè) TRx 進(jìn)入飽和狀態(tài)。

2.2 雙饋電收發(fā)器（TRx）

圖 2 所示的Chiplet集成了發(fā)射（Tx）和接收（Rx）通道，減少了所需設(shè)計(jì)的數(shù)量，兼具成本、靈活性和熱性能優(yōu)勢(shì)。根據(jù)天線接口和封裝布線能力，兩個(gè)帶單端輸出的 Rx/Tx 通道分別位于Chiplet相對(duì)的邊緣，由Chiplet中央的共用本振（LO）分配網(wǎng)絡(luò)，以及功率放大器（Tx 通道）或下混頻器與低噪聲放大器（Rx 通道）組成。由于任一 TRx Chiplet僅使用一種通道類型（Tx/Rx），因此其供電被分離，以實(shí)現(xiàn)獨(dú)立運(yùn)行。未使用的通道部分被重新設(shè)計(jì)為輸入 LO 信號(hào)，并通過焊點(diǎn)（與Chiplet頂層金屬層大面積連接）實(shí)現(xiàn)熱釋放。這使得封裝可通過饋電方向確定通道類型，具備可重構(gòu)性。不過，兩種饋電方向均需適配 VCO 的 38–40.5 GHz 信號(hào)，這一點(diǎn)通過圖 2 所示的基于變壓器的設(shè)計(jì)實(shí)現(xiàn)。變壓器初級(jí)線圈延伸至兩個(gè)差分輸入端，其中一個(gè)輸入端的布線長度多出一個(gè)繞組。為適配差分工作模式，封裝的單端 LO 信號(hào)先通過有源巴倫轉(zhuǎn)換為差分信號(hào)，再經(jīng)緩沖級(jí)校正相位失衡，同時(shí)確保未使用輸入端的反向隔離。

圖2、1964×1448μm2 TRx MMIC的顯微照片和拓?fù)浣Y(jié)構(gòu)

圖 3 所示的分接芯片對(duì)整個(gè) LO 分配網(wǎng)絡(luò)的驗(yàn)證結(jié)果表明，無論通道（標(biāo)注為 “LO1”/“LO2”）如何，性能均相近，僅 Rx/Tx 模式間存在微小差異。該差異可歸因于初級(jí)線圈繞組長度不同，導(dǎo)致其 Q 值降低，進(jìn)而使倍頻器的匹配特性失真。

對(duì)整個(gè) Tx 鏈路的實(shí)測(cè)結(jié)果顯示，在目標(biāo)頻段內(nèi)，去嵌入后的最大輸出功率為 8–8.8 dBm。由于缺乏 W 波段噪聲源，無法對(duì) Rx 鏈路進(jìn)行類似實(shí)測(cè)；仿真結(jié)果表明，其噪聲系數(shù)（NF）為 8.4–10 dB，電壓增益為 34.2–31.7 dB。

圖3、分析LO饋電的MMIC及其性能

3. 封裝概述

重分布層（RDL）與Chiplet頂層金屬層間距較近，二者間的電容耦合可能導(dǎo)致封裝性能下降，且下降程度與 LO 輸入端距芯片邊緣的距離成正比。圖 4 通過評(píng)估共面（無屏蔽）和接地共面（有屏蔽）RDL 直通校準(zhǔn)芯片的損耗，驗(yàn)證了這一現(xiàn)象：無屏蔽情況下，實(shí)測(cè)直通損耗偏差較大，而有屏蔽Chiplet則呈現(xiàn)出預(yù)期的單調(diào)損耗特性。盡管存在額外損耗，但第一節(jié)提及的功率余量足以避免對(duì) TRx 性能造成顯著影響。不過，為實(shí)現(xiàn)更可預(yù)測(cè)的 RDL 性能，仍建議對(duì) RDL 進(jìn)行屏蔽，使其與芯片表面隔離。

圖4、帶和不帶GND平面屏蔽的測(cè)量校準(zhǔn)芯片S21

如圖 4 剖面圖所示，Chiplet以倒裝芯片形式嵌入英飛凌 eWLB 封裝的環(huán)氧模塑化合物中。錐形過孔將芯片焊盤連接至兩層重分布層（RDL）中的第一層，并實(shí)現(xiàn)各 RDL 之間的互連。均勻涂覆的介質(zhì)作為各層之間的絕緣體，由于工藝未做平坦化處理，介質(zhì)厚度會(huì)隨 RDL 或Chiplet的分布情況局部變化，導(dǎo)致 RDL 呈現(xiàn)三維拓?fù)浣Y(jié)構(gòu)（見圖 5），若設(shè)計(jì)時(shí)未明確考慮這一點(diǎn)，可能會(huì)改變預(yù)期的傳導(dǎo)方式。以傳輸線為例，若選擇第一層 RDL 作為信號(hào)層，上層 RDL 中的接地層會(huì)將其包裹（如 [24] 所述），使其特性近似接地共面波導(dǎo)（GCPW）。因此，設(shè)計(jì)時(shí)要么需考慮層疊結(jié)構(gòu)，要么需利用共面波導(dǎo)（CPW）/ 差分波導(dǎo)的面內(nèi)精度。后者還能減少翹曲、降低表面效應(yīng)（如粗糙度或電容性線縮短）的影響，并整體減少制造過程中的故障點(diǎn)（如過孔偏移）。

圖5、整個(gè)7.8 mm×8.8 mm 4×4雷達(dá)封裝的顯微照片，突出顯示芯片/RDL重疊

對(duì)比圖 6 中相同長度的不同封裝 - PCB 接口，共面波導(dǎo)（CPW）在高頻段的性能優(yōu)于其他方式；而在低頻段，所有波導(dǎo)的損耗趨于一致，此時(shí)差分傳輸線因面積消耗降低 60% 而更具優(yōu)勢(shì)。因此，所有中頻（IF）輸出均采用差分設(shè)計(jì)，而高頻接口則采用共面波導(dǎo)（CPW），這一設(shè)計(jì)也適用于 VCO 輸出至 TRx 的信號(hào)分配。VCO 信號(hào)分配網(wǎng)絡(luò)的設(shè)計(jì)與威爾金森功分器高度相似：初始為 50Ω 接口，隨后分為兩條 λ/4 長度的 70Ω 共面波導(dǎo)（CPW），并通過周期性短接 CPW 的兩條接地線維持可靠接地。圖 7 所示的最終設(shè)計(jì)損耗為 1.1 dB，在目標(biāo)頻段內(nèi)的偏差僅約 0.25 dB。端口 2 和端口 3 的匹配性能下降，主要?dú)w因于省去了基于傳輸線的信號(hào)功分器中常用的 50Ω 終端電阻 —— 出于對(duì)互連寄生效應(yīng)的顧慮，且 TRx 變壓器已提供高隔離度，因此未設(shè)置該電阻。由于缺乏封裝分接結(jié)構(gòu)，上述結(jié)果未通過實(shí)測(cè)驗(yàn)證。

圖6、不同過渡段及其3D模型的損失

圖7、帶有顏色編碼RDL的封裝內(nèi)信號(hào)分離器的3D模型及其3D模擬性能

威爾金森功分器還為 VCO 提供接地連接，這是因?yàn)榉庋b中心空間有限。盡管采用更小的焊球和節(jié)距（而非本研究中使用的 C4 球柵陣列，節(jié)距 500 μm，直徑 300 μm）可能緩解這一問題，但會(huì)降低工藝可靠性并增加成本。所有焊點(diǎn)的焊盤尺寸也略有增大，以確保回流焊后具備良好的附著力。

Chiplet被封裝后，其直流功耗產(chǎn)生的熱量可能難以有效散出。類似 PCB 在無主動(dòng)冷卻的情況下，基板溫度經(jīng)熱像儀測(cè)量已超過 60℃。因此，本研究針對(duì)所有Chiplet同時(shí)耗電的最壞情況，對(duì)雷達(dá)封裝進(jìn)行了熱穩(wěn)態(tài)仿真（簡(jiǎn)化了 PCB 連接）。但在實(shí)際測(cè)量中，由于采用時(shí)分復(fù)用（TDM）技術(shù)且未使用的 TRx 處于關(guān)閉狀態(tài)，這種最壞情況并不會(huì)出現(xiàn)。VCO 的功耗為 165 mW（3.3 V 供電，電流 50 mA），熱仿真（圖 8）顯示其最高溫度可達(dá) 113℃。盡管 Rx/Tx 的功耗（分別為 561 mW/891 mW）高于 VCO，但三個(gè)熱接觸點(diǎn)提升了散熱效率，使其溫度分別降至約 93.25℃/89.4℃。這些熱接觸點(diǎn)通過增大的過孔直接連接Chiplet頂層金屬層（與接地端相連），并貫穿多個(gè)金屬層和Chiplet襯底，助力熱量傳遞。凸點(diǎn)下金屬化層（UBM）進(jìn)一步提升了封裝的熱導(dǎo)率和電導(dǎo)率，因其大尺寸垂直連接縮短了Chiplet與 PCB 之間的距離。

圖8、使用CST MPhysics Studio對(duì)整個(gè)軟件包進(jìn)行熱模擬

通過在封裝上方增加散熱鰭片擴(kuò)大暴露面積，也可降低溫度，但由于當(dāng)前溫度處于預(yù)期范圍，本研究未開展相關(guān)探索。

應(yīng)力是封裝的另一主要失效點(diǎn)，尤其受模塑環(huán)氧樹脂和介質(zhì)厚度、扇入觸點(diǎn)或凸點(diǎn)下金屬化層（UBM）等因素影響。不同材料的溫度誘導(dǎo)膨脹速率差異，可能導(dǎo)致封裝變形、焊球開裂。大面積封裝通過大量焊點(diǎn)與 PCB 連接，可抵抗這種膨脹，但將封裝尺寸控制在 10 毫米 ×10 毫米以內(nèi)，通常能確保在?40℃至 125℃溫度范圍內(nèi)，封裝互連具備較高的熱機(jī)械可靠性。綜合成本和射頻連接長度考量，本研究將封裝尺寸確定為 7.8 毫米 ×8.8 毫米，該尺寸主要由所有所需信號(hào)的扇出布局以及Chiplet間的間距決定。

為確保應(yīng)力合理分布，本研究通過機(jī)械仿真優(yōu)化焊球布局。圖 9 的仿真結(jié)果表明，單個(gè)焊球的張力與其相鄰焊球的布局相關(guān)：Chiplet或封裝邊緣的觸點(diǎn)承受的載荷最大。盡管多Chiplet封裝中，單個(gè)Chiplet產(chǎn)生的應(yīng)力可分散至更多 PCB 觸點(diǎn)，使得該現(xiàn)象有所緩解，但功分器周圍焊球的缺失仍會(huì)影響應(yīng)力分散效果。因此，本研究增加了功分器和Chiplet周圍的觸點(diǎn)數(shù)量。

圖9、使用CST MPhysics Studio對(duì)整個(gè)軟件包進(jìn)行首次主應(yīng)力模擬

電遷移是第三個(gè)主要應(yīng)力源，因此應(yīng)力最大的焊球未用于傳輸關(guān)鍵信號(hào)。若不遵守這一原則，重分布層（RDL）可能擴(kuò)散到焊料凸點(diǎn)中，形成空洞并導(dǎo)致電阻增大，甚至開路。但將射頻輸出端進(jìn)一步移至封裝內(nèi)部會(huì)損害射頻性能，因此折中方案是將其布置在封裝邊緣（避開角落），并額外增加一排焊料凸點(diǎn)以支撐該布局，這也導(dǎo)致封裝的長寬尺寸出現(xiàn) 1 毫米的差值。根據(jù)剩余焊球的應(yīng)力嚴(yán)重程度，部分焊球未傳輸任何信號(hào)或直流電流（即虛設(shè)焊球），這一設(shè)計(jì)尤其用于封裝邊緣和功分器周圍。

4. 射頻前端

第三節(jié)所述的封裝解決了芯片尺寸較小與 PCB 尺寸較大之間的互連鴻溝問題。該封裝被安裝在單層 127 μm 羅杰斯 RO3003 層壓板 PCB 的 35 μm 覆銅焊盤上；為增強(qiáng)熱傳遞、提升耐用性并保障接地供電，PCB 背面設(shè)有 1 毫米厚的銅芯。這使得 PCB 僅有頂層可用于布線，因此需進(jìn)行封裝 - PCB 協(xié)同設(shè)計(jì)，以合理連接控制信號(hào)、參考信號(hào)和中頻（IF）信號(hào)。圖 10 展示了最終的布局圖，其中焊料凸點(diǎn)根據(jù)所傳輸信號(hào)進(jìn)行顏色編碼，連接Chiplet的焊球額外標(biāo)注星號(hào)（?）。盡管電源（VDD）標(biāo)注為單一網(wǎng)絡(luò)，但實(shí)際被拆分為四個(gè)獨(dú)立子網(wǎng)，每個(gè)子網(wǎng)通過獨(dú)立的低壓差穩(wěn)壓器（LDO）連接至一個(gè) TRx Chiplet，以減少供電波動(dòng)；受封裝中心空間限制，僅 VCO 與一個(gè) Tx Chiplet共享供電。

圖10、包裝及其連接的平面圖

封裝旁置天線的設(shè)計(jì)，決定了需采用高頻羅杰斯 RT3003 基板。盡管自 2011 年起，業(yè)界就開始研發(fā) eWLB 天線封裝一體化（AiP）技術(shù)以降低材料成本，但在無封裝疊層（PoP）的情況下，空間限制、增益降低以及波束成形能力有限等問題，使其在車載領(lǐng)域的應(yīng)用受限。相比之下，本研究采用的圖 11 所示 TRx 天線陣列，通過幾何卷積形成稀疏虛擬陣列（天線間距dAnt>lambda2）。這種稀疏性通過最大化虛擬陣列孔徑提升分辨率，但也帶來了模糊度問題。窄波束寬度天線（如廣泛使用的圖 12 所示微帶梳狀線天線）可抑制 ±41° 方向的柵瓣。此類天線的開放式饋線中會(huì)形成駐波，其 λ/2 間距的短截線以交替方式排列，實(shí)現(xiàn)預(yù)期輻射方向圖。在短截線寬度上應(yīng)用泰勒分布，可進(jìn)一步實(shí)現(xiàn)幅度調(diào)制，使波束集中在中心區(qū)域，同時(shí)向兩側(cè)逐漸衰減。由于單個(gè)天線單元無法充分限制視場(chǎng)（FoV）或提供足夠增益，本研究將兩個(gè)單元并聯(lián)。圖 13 (a) 展示了其組合輻射方向圖，以及輔助結(jié)構(gòu)（接地層、GCPW 饋線等）的影響。以圖 12 中 GCPW 連接最短的第二個(gè)天線為例，PCB 導(dǎo)致輻射增益下降約 1 dB，加之 GCPW 路徑損耗 0.7 dB；最遠(yuǎn)天線額外產(chǎn)生 1.2 dB 的損耗及相應(yīng)相移，這些均通過校準(zhǔn)測(cè)量以數(shù)字方式補(bǔ)償。

圖11、天線Rx、Tx和虛擬陣列配置

圖12、利用天線短截線歸一化泰勒系數(shù)的微帶梳狀線Tx天線陣列

對(duì) Tx 和 Rx 陣列（采用上述天線）的仿真結(jié)果顯示，當(dāng)目標(biāo)位于仰角 0°、方位角 0° 時(shí)，多輸入多輸出（MIMO）方向圖如圖 13 (b) 所示：Tx 功率主要集中在仰角方向，Rx 輻射主要集中在方位角方向，因此組合后的 MIMO 方向圖聚焦于 ±16° 的窄視場(chǎng)范圍內(nèi)。旁瓣（圖 13 (b) 中綠色區(qū)域）電平低于?30 dB，實(shí)現(xiàn)了高旁瓣抑制與高分辨率的設(shè)計(jì)目標(biāo)。

圖13、模擬（a）帶/不帶輔助設(shè)備的一個(gè)梳狀天線的輻射方向圖和（b）MIMO輻射方向圖

圖14、射頻前端宏圖

圖 14 所示前端的其余部分，用于生成 76–77 GHz 頻段內(nèi) 82 μs 長的掃頻信號(hào)（短距雷達(dá)），并與中頻（IF）后端通信。設(shè)計(jì)中重點(diǎn)關(guān)注關(guān)鍵走線（4 GHz PLL 參考信號(hào)、100 MHz 晶體振蕩器輸出、中頻輸出）的間距和長度，以確保高信號(hào)完整性。此外，還配備了一個(gè)可旁路的直流 - 直流（DC-DC）轉(zhuǎn)換器，用于擴(kuò)展 VCO 的控制范圍（見圖 1），但因其 2.5 MHz 的開關(guān)頻率，限制了前端的可探測(cè)距離。

5. 后端

圖 15 所示后端作為外設(shè)，連接前端、不同電源以及多個(gè)賽靈思現(xiàn)場(chǎng)可編程門陣列（FPGA）—— 這些 FPGA 各自承擔(dān)部分?jǐn)?shù)字信號(hào)處理（DSP）任務(wù)，形成額外的安全層。本研究聚焦硬件設(shè)計(jì)，僅使用 “數(shù)據(jù)采集” FPGA：該 FPGA 通過串行外設(shè)接口（SPI）設(shè)置前端配置和時(shí)分復(fù)用（TDM）使能，并對(duì)模數(shù)轉(zhuǎn)換器（ADC）輸出進(jìn)行預(yù)處理，以供后續(xù)數(shù)字信號(hào)處理。為充分利用 ADC 采樣范圍，每個(gè)接收通道均配備專用的有源中頻濾波器：初始帶通濾波器衰減高頻噪聲和由 Rx 焊點(diǎn)反射 / 混響導(dǎo)致的低頻虛假目標(biāo)；恒增益放大器提升信號(hào)強(qiáng)度，同時(shí)根據(jù)弗里斯公式降低后續(xù)噪聲影響。由于自由空間路徑損耗（FSPL）呈現(xiàn)顯著的低通特性，差分器將輸出電壓信號(hào)校正為 1/r 的衰減規(guī)律。后續(xù)的八階無源切比雪夫?yàn)V波器（截止頻率略低于采樣頻率fs的一半），可防止 12.5 MHz 的 ADC 時(shí)鐘信號(hào)進(jìn)入差分器反饋環(huán)路。與有源方案相比，該方案在去除高頻寄生信號(hào)分量方面更具成本和空間優(yōu)勢(shì)。

圖15、IF后端的照片

6. 雷達(dá)系統(tǒng)實(shí)測(cè)

本研究在波鴻魯爾大學(xué)的混凝土封閉室外區(qū)域，對(duì)安裝在 3D 打印支架（增強(qiáng)機(jī)械支撐）上的雷達(dá)系統(tǒng)進(jìn)行驗(yàn)證。采用兩種不同尺寸（邊長 21 厘米 / 8.2 厘米）的角反射器，其雷達(dá)散射截面（RCS）分別為 134.2 平方米 / 3.12 平方米，確保即使在近距離測(cè)量時(shí)也不會(huì)出現(xiàn)飽和。圖 16 所示為 10 米距離下的快速傅里葉變換（FFT）測(cè)距結(jié)果，可見 RCS 差異主要導(dǎo)致電壓電平偏移。低頻段的天線反射、31.5 米處的 DC-DC 轉(zhuǎn)換器干擾（2.5 MHz）或 38.3 米處的 FPGA 開關(guān)頻率干擾（3.1 MHz），是該雷達(dá)的系統(tǒng)性限制因素。通過增加掃頻時(shí)長或降低帶寬（減小線性調(diào)頻斜率），可將目標(biāo)移至更低中頻，而系統(tǒng)性誤差保持不變，從而突破最大測(cè)距限制；環(huán)境目標(biāo)（如 36 米處的混凝土墻、25 米處的樹木）也會(huì)隨之移至低頻段，配合更高的放大器增益，可提升其可探測(cè)性。這一點(diǎn)在圖 17 所示的移動(dòng)反射器漸變數(shù)據(jù)采集測(cè)量中尤為重要：該測(cè)量未進(jìn)行平均處理，因此未利用雷達(dá)系統(tǒng)的相干性。與虛假目標(biāo)和系統(tǒng)誤差的波動(dòng)相比，目標(biāo)的幅度和相位穩(wěn)定性帶來的 FFT 增益較低，導(dǎo)致自由空間路徑損耗的 1/r 衰減趨勢(shì)所對(duì)應(yīng)的電壓電平，僅比升壓頻率干擾高至少 10 dB。此外，由于未使用吸波材料屏蔽后端，近距離目標(biāo)的混響效應(yīng)清晰可見。

圖16、角反射器及其周圍環(huán)境的測(cè)量

圖17、移動(dòng)角反射的非平均測(cè)量（RCS=134.2 m2）

圖18、RCS的距離-方位角譜=134.2 m2角反射器，（a）方位角=-30°/0°/30°，距離=10 m，（b）方位角=-10°/0℃/10°，距離=20 m

在三維空間掃描目標(biāo)時(shí)，單個(gè)跟蹤角度由方位角 / 仰角區(qū)間及其在虛擬天線陣列中的相對(duì)位置確定（見圖 11）。車載應(yīng)用中仰角天線數(shù)量較少，導(dǎo)致虛擬孔徑小，限制了仰角方向的精準(zhǔn)跟蹤。為提升方位角分辨率，本研究舍棄所有仰角信息（假設(shè)仰角恒為 0°），以增大虛擬方位孔徑（通道組合存在冗余）。圖 18 匯總了同一環(huán)境下，RCS=134.2 平方米的角反射器在不同位置的二維距離 - 方位角 FFT 圖譜：數(shù)據(jù)由 100 次測(cè)量平均得到，角反射器分別置于 10 米 / 20 米距離、方位角 ±6 米 /±4 米 / 0 米處。當(dāng)反射器正對(duì)雷達(dá)時(shí)，首個(gè)柵瓣出現(xiàn)在預(yù)測(cè)的 + 41° 位置，該位置超出 ±30° 視場(chǎng)范圍，因此不會(huì)導(dǎo)致雷達(dá)系統(tǒng)出現(xiàn)模糊度。但在長距離（自由空間路徑損耗導(dǎo)致信號(hào)電平下降）且目標(biāo)位于更大掃描角度（MIMO 方向圖）的場(chǎng)景下，柵瓣可能進(jìn)入視場(chǎng)，成為僅比真實(shí)目標(biāo)弱 6 dB 的虛假目標(biāo) —— 這也可能是大 RCS 角反射器與反射面共同作用的結(jié)果。盡管如此，該雷達(dá)系統(tǒng)仍可對(duì) 36 米范圍內(nèi)、±30° 方位角內(nèi)的目標(biāo)進(jìn)行無模糊探測(cè)；對(duì)于更短距離，天線混響效應(yīng)相較于增強(qiáng)的信號(hào)功率可忽略不計(jì)。

7. 新技術(shù)對(duì)比

表 1 匯總了已開展測(cè)距測(cè)試的主流系統(tǒng)級(jí)封裝（SiP）方案。盡管已有研究嘗試在玻璃或硅襯底上實(shí)現(xiàn)多Chiplet配置，但本研究首次在 eWLB 封裝中成功實(shí)現(xiàn)該方案。此外，該方案在聚合物雷達(dá)封裝中集成的Chiplet數(shù)量最多，同時(shí)封裝面積處于較小水平（硅占比 17.8%）。其他 eWLB 相關(guān)研究中，天線封裝一體化（AiP）是導(dǎo)致面積差異的主要原因：熱機(jī)械面積限制使得封裝設(shè)計(jì)需在多Chiplet集成與 AiP 之間取舍，這種權(quán)衡需在外形尺寸、射頻襯底成本，與更高通道數(shù)、更高天線增益之間找到平衡。Chiplet尺寸是另一需權(quán)衡的因素：集成多個(gè)更小的芯片有助于提升雷達(dá)的可擴(kuò)展性，但與扇入方案相比，多個(gè)熱源被困在封裝內(nèi)，加劇了熱管理挑戰(zhàn)。線性調(diào)頻斜率也是關(guān)鍵參數(shù)，其與最大可實(shí)現(xiàn)測(cè)距范圍相關(guān)，但也對(duì)電路設(shè)計(jì)提出更高要求。與其他研究相比，本方案的線性調(diào)頻斜率相近，因此測(cè)距范圍也具有可比性。

表1、不同SiP的最新性能

8. 結(jié)論

本研究提出一種基于英飛凌 eWLB 技術(shù)的模塊化系統(tǒng)級(jí)封裝（SiP）方案，適用于 76–77 GHz 頻段的車載短距雷達(dá)應(yīng)用。該方案僅受最大封裝尺寸限制，Chiplet數(shù)量、工藝類型以及通道數(shù)均可靈活選擇。作為驗(yàn)證，本研究實(shí)現(xiàn)了一款自包含的 4×4 SiP，其尺寸僅為 7.8×8.8 mm2，內(nèi)嵌五顆 B11HFC Chiplet。該 SiP 包含一個(gè)中央壓控振蕩器（VCO），為四個(gè)相同的收發(fā)器供電；借助新型雙饋電本振（LO）分配網(wǎng)絡(luò)，收發(fā)器的配置完全通過封裝實(shí)現(xiàn)，使Chiplet設(shè)計(jì)可復(fù)用，大幅提升了系統(tǒng)可擴(kuò)展性。未配置的芯片區(qū)域通過焊點(diǎn)直接實(shí)現(xiàn)熱釋放，高頻信號(hào)、使能信號(hào)及供電則通過兩層專用重分布層（RDL）布線，完成 LO 信號(hào)分配、Chiplet互連及與 PCB 的接口。本研究通過電磁和熱機(jī)械分析，優(yōu)化了所有過渡結(jié)構(gòu)和焊球布局，實(shí)現(xiàn)了性能與可靠性的平衡。該雷達(dá)未采用天線封裝一體化（AiP），而是通過 PCB 上的高稀疏天線陣列，在方位角和仰角方向?qū)崿F(xiàn)模糊度消除與分辨率提升；15.6 dBi 天線形成 ±32° 的窄視場(chǎng)，有效抑制柵瓣影響。結(jié)合數(shù)據(jù)采集后端的實(shí)測(cè)結(jié)果表明，該系統(tǒng)可在真實(shí)環(huán)境中探測(cè)最遠(yuǎn) 36 米、方位角 ±30° 內(nèi)的目標(biāo)。

盡管仍存在系統(tǒng)性挑戰(zhàn)，但本研究首次成功實(shí)現(xiàn)了面向車載應(yīng)用的多Chiplet eWLB 雷達(dá)封裝，將此前僅適用于數(shù)字電路的優(yōu)勢(shì)（如針對(duì)高性能或低功耗設(shè)備的產(chǎn)品細(xì)分、利用 RDL 無源結(jié)構(gòu)實(shí)現(xiàn)高密度或靈活設(shè)計(jì)、通過不同工藝 / 節(jié)點(diǎn)的異質(zhì)集成提升性能、效率并減小尺寸）拓展至射頻Chiplet領(lǐng)域。